|
|
Fault tolerant systems design automation
Lojda, Jakub ; Plíva, Zdeněk (referee) ; Steininger, Andreas (referee) ; Sekanina, Lukáš (advisor)
Pokud je požadováno, aby digitální systém dosáhl vysoké úrovně spolehlivosti, musí zachovat funkčnost i v případě přítomnosti přirozeně se objevujících poruch. Mnoho takových systémů využívá hradlová pole FPGA (z angl. Field Programmable Gate Array). Jedním z přístupů ke zvýšení spolehlivosti systému je začlenění mechanismů odolnosti proti poruchám (OPP; angl. Fault Tolerance). Není však snadné navrhovat systémy tak, aby byly OPP. V této disertační práci je navržen, prozkoumán a popsán automatický způsob transformace popisu systému do jeho podoby zvyšující OPP. Prezentovaný výzkum klade důraz na obecnost tohoto procesu, který umožňuje znovupoužitelnost metod mezi odlišnými formáty popisu, různými jazyky a úrovněmi abstrakce. Tato práce zkoumá navrhovanou metodu a její hlavní aspekty: metody úpravy zdrojového kódu, strategie návrhu OPP a akceleraci měření dosažené úrovně OPP. V neposlední řadě práce prezentuje postup návrhu, který cílí na minimalizaci požadovaných měření parametrů, což výrazně urychluje automatický návrh systému OPP. Během výzkumu prezentovaného v této práci bylo experimentálně studováno několik případů. Různé obvody popsané v odlišných jazycích byly optimalizovány dle rozdílných metrik spolehlivosti tak, aby během výzkumu bylo pokryto více scénářů. První kroky ve výzkumu využívají řídicí jednotku robota napsanou v C++ jako cíl pro vyhodnocení manipulace se zdrojovým kódem. Optimalizace se zaměřuje na procentuální zastoupení tzv. kritických bitů (z angl. critical bits) na FPGA. Následně byly místo řídicí jednotky robota použity naše testovací obvody, rovněž popsané v C++. K automatickému přiřazení nejvhodnějších mechanismů OPP (např. třímodulové redundance, z angl. Triple Modular Redundancy - TMR; nebo N-modular Redundancy - NMR) byla nejprve použita strategie založená na Multiple-choice Knapsack Problem (MCKP). Navrhovaná strategie nalezla řešení snižující počet kritických bitů o 18 % a zároveň snížila velikost obvodu (obojí ve srovnání s předchozím přístupem se statickou alokací mechanismů OPP). Poté byly implementovány prostředky pro vkládání mechanismů OPP do VHDL kódů. Testovací obvody popsané ve VHDL byly použity rovněž se strategií MCKP k nalezení řešení s nejlepším mediánem času do selhání (též známým jako t50). Pro tuto případovou studii bylo dosaženo cca 25% úspory velikosti obvodu ve srovnání s referenčním návrhem, ve kterém byly mechanismy OPP přiřazeny staticky a ručně. Prezentovaná metoda totiž umožňuje uživateli omezit oblast na čipu, která je pro daný systém dostupná a získat výsledek o optimální spolehlivosti pro tuto danou oblast (za předpokladů blíže specifikovaných v této práci). Rovněž byla testována obnova systému, která dále zlepšila výsledky t50 o 70 %. Nakonec byla provedena komplexní případová studie na reálném obvodu - řadiči rekonfigurace FPGA. V této případové studii se v praxi představuje způsob nalezení Paretovy fronty optimálních obvodů zohledňujících více kritérií, tj. spotřeba energie, velikost a střední doba do poruchy (z angl. Mean Time to Failure - MTTF). Metoda také umí využít principů dynamické částečné rekonfigurace FPGA pro obnovu systémů.
|
|
|
Automated testbed for SIL/PIL testing of embedded application using FPGA
Prusák, Lukáš ; Burian, František (referee) ; Arm, Jakub (advisor)
The master's thesis deals with designing a testbench for a selected soft-core processor NEORV32 with a RISC-V architecture for simulations of embedded applications in an FPGA environment. The testbench was created in the Vivado environment with the aim of extending it to a testing and validation framework. Basic modules such as GPIO, PWM, UART, and PC were selected and implemented. Several test scenarios have been designed for these modules. The testbench has also been supplemented with additional scripts, to create hierarchically correct project setup and test execution. The work also suggests a few possible ways to improve and expand the testbench.
|
|
|
FFT implementation in FPGA and ASIC
Dvořák, Vojtěch ; Bohrn, Marek (referee) ; Fujcik, Lukáš (advisor)
The aim of this thesis is to design the implementation of fast Fourier transform algorithm, which can be used in FPGA or ASIC circuits. Implementation will be done in Matlab and then this form of implementation will be used as a reference model for implementation of fast Fourier transform algorithm in VHDL. To verify the correctness ofdesign verification enviroment will be created and verification process wil be done. Program that will generate source code for various parameters of the module performing a fast Fourier transform will be created in the last part of this thesis.
|
|
|
Solar power inverter
Gottwald, Petr ; Boušek, Jaroslav (referee) ; Pavlík, Michal (advisor)
Tato práce se zabývá návrhem výkonového měniče určeného pro použití ve fotovoltaických systémech. Klíčovým je použití programovatelného hradlového pole (FPGA) pro realizaci řídicích funkcí. Do detailu jsou diskutovány aspekty návrhu spínaných měničů a na základě takto získaných poznatků je zkonstruován funkční vzorek měniče.
|
|
|
Computation of the eigenvalues and eigenvectors of Hermitian matrix
Štrympl, Martin ; Bohrn, Marek (referee) ; Fujcik, Lukáš (advisor)
This project deals with computation of eigenvalues and eigenvectors of Hermitian positive-semidefinite complex square matrix of order 4. The target is an implementation of computation in language VHDL to field-programmable gate array of type Xilinx Zynq-7000. This master project deals with algorithms used for computation of eigenvalues and eigenvectors of positive-semidefinite symmetric real square and positive-semidefinite complex Hermitian matrix and the analysis of algorithms by AnalyzeAlgorithm program assembled for this purpose. The closing part of this project describes implementation of the computation into field-programmable gate array with use of IP core Xilinx® Floating-Point \linebreak Operator and SVAOptimalizer, SVAInterpreter and SVAToDSPCompiler programs.
|
|
|
Time Synchronization in Computer Networks
Matoušek, Denis ; Kořenek, Jan (referee) ; Martínek, Tomáš (advisor)
The master's thesis deals with design of a solution for time synchronization in computer networks that is a crucial problem of many network applications. Based on analysis of protocols for time synchronization, PTP protocol was chosen as an appropriate candidate. The thesis describes the implementation of the design for a special network interface card and demonstrates features of the solution in several tests. A part of the solution processing precise timestamps was implemented in FPGA chip on the network card while PTP messages are processed in a software application. Values of configurable parameters of the application were determined based on analysis of the network card properties and results of particular tests. It was achieved accuracy in order of tens of nanoseconds.
|
|
|
HLS development tool for DSP with custom programming language
Pastušek, Václav ; Dvořák, Vojtěch (referee) ; Fujcik, Lukáš (advisor)
Nowadays, there are many different high-level syntheses for describing digital circuits. The best known ones generate VHDL code from programming languages such as ANSI C, C++, SystemC, SystemVerilog and MATLAB. But not everyone will identify with that type of programming, so sometimes it's good to go to a higher level of abstraction, where the internals of the components are hidden, and then the components are called with inputs and outputs. This thesis deals with the design of HLS, the design of input pseudocode, pseudo-libraries, compiler created in Python, its modules and practical application.
|
|
|
Hardware Accelerating of Encryption Algorithm
Hradil, David ; Martínek, Tomáš (referee) ; Kořenek, Jan (advisor)
The goal of this thesis is to design a hardware realization of circuit which will implement the AES algorithm. A motivation was to make an acceleration against the classic software encryption. The acceleration is achieved by special designed parts of the circuit, which correspond to particular operations of the AES algorithm. First, there was necessary to design the circuit. In the next step there was a need to describe the designed circuit by the VHDL language. Then the circuit was simulated and synthesized. Due to comparing the circuit with software processing a software implementation was created. Both implementations were created for the FITKit platform. The hardware implementation is made by the FPGA technology and the software implementation is realized in a microcontroller. The result of the thesis is almost one thousandfold acceleration against the classic software encryption.
|
|
|
Measurement parameters of communication via PCI Express
Dujiček, Ondřej ; Dvořák, Vojtěch (referee) ; Pristach, Marián (advisor)
This bachelor thesis deals with parameters affecting throughput of PCI Express bus and its main result is a design and implementation of a unit for measuring parameters of communication over PCI Express bus. The unit is implemented in VHDL language and its support on generating and measuring traffic at speeds up to 100 Gbps. Unit’s operation frequency, when implemented in Virtex 7 available at COMBO-100G , is 200 MHz. The implemented unit is controlled from software through MI32 interface and it is able to measure the amount of transferred packets and data in both receive and transmit directions. This information can be exported into software using MI32 interface.
|
|
|
Simulation of cryptographic algorithms using FPGA
Németh, František ; Mašek, Jan (referee) ; Smékal, David (advisor)
Bachelor thesis is dealing with a cipher standard AES and with a design of encryption and decryption components for AES in special modes of operation. Programming language is VHDL. In theoretical part of thesis is a further descriptions of AES and behaviour of block cipher operation modes. Furthermore the brief description of VHDL, FPGA and NetCOPE framework is a piece of theoretical part as well. The practical part contains designs which are made in developing environment Vivado from Xilinx. Programmed modes of operation are ECB, CBC, CTR and CFB. Simulation outputs and synthesis results are summerized in tables.
|
guest ::
